ENSIKLOPEDIA ELEKTRONIK RADIO DAN KEJURUTERAAN ELEKTRIK Pembahagi kekerapan sebanyak 5000. Ensiklopedia elektronik radio dan kejuruteraan elektrik Ensiklopedia elektronik radio dan kejuruteraan elektrik / Komunikasi radio awam Penggunaan skala digital dalam transceiver membolehkan bukan sahaja untuk meningkatkan keselesaan pengendali apabila membaca frekuensi, tetapi juga dengan cara yang mudah untuk meningkatkan kestabilan frekuensi VFO dengan ketara menggunakan sistem DAC. Skala digital biasanya termasuk pengayun kuarza dan pembahagi frekuensi, yang diperlukan untuk mendapatkan selang masa yang tepat semasa denyutan dikira. Pada dasarnya, penjana ini boleh dikecualikan daripada skala digital dan dipermudahkan, mengambil kesempatan daripada fakta bahawa transceiver mempunyai pengayun tempatan kuarza sendiri. Dalam kes ini, semua isyarat nadi disegerakkan secara automatik, kerana penjana biasa digunakan. Di samping itu, semakin sedikit penjana dalam peranti, semakin sedikit harmonik dan frekuensi yang terjejas, dan reka bentuknya lebih mudah - terdapat penjimatan yang jelas dalam komponen radio. Banyak transceiver (contohnya, UW3DI) menggunakan pengayun tempatan dengan frekuensi 500 kHz. Jika isyaratnya digunakan pada skala digital, setelah membahagikan frekuensinya sebelum ini sebanyak 5000, kami memperoleh denyutan dengan kekerapan ulangan yang stabil sebanyak 100 Hz, yang dalam kebanyakan kes diperlukan untuk membentuk selang masa pengiraan.
Adalah mudah untuk membina pembahagi frekuensi dengan pekali sedemikian pada kaunter binari K561IE16 mengikut litar yang ditunjukkan dalam Rajah. 1. Ia menggunakan litar mikro yang jauh lebih sedikit daripada pembahagi biasa dengan pekali yang sama pada pembilang dekad. Pembentuk nadi penguat input dengan frekuensi 1 kHz dipasang pada transistor VT500. Cip DD1 (kaunter binari 14-bit dengan pembawa bersiri) mempunyai dua input - tetapan keadaan awal R dan mengira C. Yang terakhir menerima denyutan daripada pengumpul transistor VT1. Mereka dikira dengan tepi jatuh (perubahan dari tahap logik tinggi ke tahap rendah). Pencetus pembilang kembali kepada keadaan sifar asalnya apabila isyarat tahap logik tinggi digunakan pada input R. Nod logik AND pada elemen DD2.1, DD2.2 dan DD3.1 mesti mempunyai seberapa banyak input seperti yang terdapat dalam perwakilan binari pekali pembahagian. Dalam kes kami 500010= 10011100010002, dan input nod logik mesti disambungkan kepada output 23 (8), 27 (128), 28(256), 29 (512) dan 212 (4096). Sila ambil perhatian bahawa eksponen sepadan dengan nombor ordinal digit (bermula dengan sifar paling ketara) dalam perwakilan binari bagi pekali bahagi. Dalam kes ini, jumlah berat digit yang digunakan adalah sama dengan 5000 - pekali pembahagian yang ditentukan. Apabila nombor terkumpul oleh pembilang mencapai nilai ini, tahap pada output elemen DD3.1 dan input R pembilang menjadi tinggi, pembilang ditetapkan semula dan kitaran pengiraan bermula dari awal. Dengan cara yang sama, pada cip K561IE16 anda boleh membina pembahagi frekuensi dengan pekali pembahagian sewenang-wenangnya, sehingga 214-1 (16383). Perlu diambil kira bahawa kekerapan operasi maksimumnya pada voltan bekalan 9 V ialah 4 MHz (sebenarnya lebih sedikit). Ia berubah mengikut kadar voltan ini.
Litar mikro K561IE16 mempunyai output daripada semua pencetus balas, kecuali dua dengan berat 21 (2) dan 22 (4). Jika hanya output sedemikian diperlukan untuk melaksanakan pekali pembahagian yang diperlukan, ia boleh disusun dengan menyambungkan pembilang binari bit rendah yang lain selari dengan pembilang K561IE16 (DD1). Sebagai contoh, seperti yang ditunjukkan dalam Rajah. 2, salah satu kaunter cip K561IE10 (DD4.1). Apabila beroperasi serentak dengan kaunter DD1, keluarannya akan mempunyai berat 20 (1), 21 (2), 22(4) dan 23(8). Kapasitor C2 berfungsi untuk menetapkan semula meter pada mulanya apabila kuasa dihidupkan. Diod VD2, VD3 dan perintang R3 membentuk nod OR, yang secara logiknya menjumlahkan pada input kaunter R denyutan sifar apabila kuasa dihidupkan dan datang daripada output unsur DD3.1. Sila ambil perhatian bahawa selepas mematikan kuasa, masa nyahcas kapasitor C2 boleh mencapai beberapa minit. Untuk mengurangkannya, jika perlu, kami mengesyorkan menyambungkan perintang 2 MΩ selari dengan kapasitor C1. Pengarang: Olga Leznaya Lihat artikel lain bahagian Komunikasi radio awam. Baca dan tulis berguna komen pada artikel ini. Berita terkini sains dan teknologi, elektronik baharu: Mesin untuk menipis bunga di taman
02.05.2024 Mikroskop Inframerah Lanjutan
02.05.2024 Perangkap udara untuk serangga
01.05.2024
Berita menarik lain: ▪ Kemudaratan muzik sebelum tidur ▪ Projek Jacquard untuk mencipta pakaian elektronik ▪ Bank kuasa Oppo SuperVOOC dengan sokongan pengecasan pantas Suapan berita sains dan teknologi, elektronik baharu
Bahan-bahan menarik Perpustakaan Teknikal Percuma: ▪ bahagian laman web Bagi mereka yang suka melancong - petua untuk pelancong. Pemilihan artikel ▪ pasal pedang bergegar. Ungkapan popular ▪ artikel oleh Descurainius Sophia. Legenda, penanaman, kaedah aplikasi ▪ artikel Pengesan logam pada rentak. Ensiklopedia elektronik radio dan kejuruteraan elektrik ▪ pasal Payung dan selendang. Fokus Rahsia
Tinggalkan komen anda pada artikel ini: Semua bahasa halaman ini Laman utama | Perpustakaan | artikel | Peta Laman | Ulasan laman web www.diagram.com.ua |