|
Arabic
Bengali
Chinese
English
French
German
Hebrew
Hindi
Italian
Japanese
Korean
Malay
Polish
Portuguese
Spanish
Turkish
Ukrainian
Vietnamese|
ENSIKLOPEDIA ELEKTRONIK RADIO DAN KEJURUTERAAN ELEKTRIK FPGA moden daripada siri XILINX: VIRTEX. Data rujukan
Ensiklopedia elektronik radio dan kejuruteraan elektrik / Penggunaan litar mikro Pada 2014, syarikat Amerika Xilinx meraikan ulang tahun ke-30nya. Sudah pada peringkat awal kewujudannya, pada tahun 1984, syarikat itu mencadangkan jenis cip logik baharu - kristal matriks asas boleh diprogram semula pengguna (Field Programmable Gate Array, atau FPGA). IC telah memberi pereka elektronik faedah kristal matriks asas standard sambil membenarkan reka bentuk, konfigurasi, penyahpepijatan, pembetulan pepijat dan konfigurasi semula IC di tapak kerja. Akibatnya, fleksibiliti peranti telah bertambah baik dan masa untuk memasarkan produk siap telah dikurangkan dengan ketara. Apakah pencapaian Xilinx setakat ini? Pengenalan Hari ini, Xilinx mengeluarkan beberapa siri FPGA. Ia dibahagikan kepada FPGA - kristal matriks asas boleh diprogram semula pengguna - dan CPLD (Peranti Logik Boleh Aturcara Kompleks) - peranti logik boleh atur cara yang kompleks. Dalam setiap siri - dari satu hingga beberapa keluarga, mengandungi, seterusnya, litar mikro yang berbeza dalam kapasiti, kelajuan dan jenis pakej (lihat rajah). Ciri-ciri utama FPGA Xilinx (sehingga awal 2004): • sejumlah besar sumber: lebih daripada 10 juta pintu sistem setiap cip;
Xilinx menghasilkan FPGA berdasarkan tiga jenis ingatan: • SRAM (jenis FPGA). Dalam kes ini, konfigurasi litar disimpan dalam RAM dalaman, "bayangan", dan permulaan dijalankan daripada tatasusunan memori luaran. Urutan konfigurasi (bitstream) boleh dimuatkan ke dalam FPGA secara langsung dalam sistem dan dimuat semula tanpa had kali. FPGA dimulakan secara automatik daripada ROM but luaran apabila voltan bekalan digunakan atau dipaksa oleh isyarat khas. Proses permulaan mengambil masa 20-200 ms, di mana pin FPGA berada dalam keadaan rintangan tinggi (ditarik kepada yang logik). FPGA jenis ini termasuk cip daripada siri Virtex dan Spartan;
Semasa fasa nyahpepijat, konfigurasi boleh dimuat turun daripada komputer menggunakan tiga jenis kabel: MultiPRO Desktop Tool, Parallel Cable IV dan MultiLinx Cable. Semua kabel menyokong pengaturcaraan cip CPLD tiada port JTAG. Apabila memilih kabel, perlu mengambil kira sifatnya, diberikan di bawah: Alat Desktop MultiPRO menyambung ke port selari PC, menyokong pengaturcaraan / konfigurasi dalam sistem semua FPGA Xilinx, serta pengaturcaraan luar talian FPGA keluarga CoolRunner-ll dan PROM siri XC18V00 dan PlatformFlash. Pada masa yang sama, kehadiran dalam satu set kedua-dua pengaturcara itu sendiri dan kabel muat turun memungkinkan untuk mengurangkan kos set alat untuk penyahpepijatan dan pengaturcaraan; Kabel Selari IV menyambung ke port selari PC, menyokong but FPGA dan pengaturcaraan CPLD, dan bacaan balik konfigurasi melalui port JTAG. Voltan bekalan dibekalkan daripada sumber 5-V luaran. Penghantaran kabel termasuk penyesuai yang direka untuk membekalkan voltan ke kabel dari port PS / 2 komputer; Kabel MultiLinx menyambung ke port RS-232 PC atau stesen kerja, serta ke port USB PC. Voltan bekalan (5; 3,3; 2,5 V) dibekalkan daripada papan.
Xilinx menawarkan set lengkap perisian yang membolehkan anda melaksanakan projek berdasarkan FPGAnya. Perisian ini termasuk input skematik dan teks, sintesis VHDL/Verilog, simulasi berfungsi, pengesan mati, simulasi pasca laluan dan banyak lagi. Di samping itu, Xilinx membangunkan modul khusus, yang dipanggil teras logik, yang boleh digunakan sebagai elemen perpustakaan apabila mereka bentuk peranti berasaskan FPGA. Klasifikasi ringkas litar mikro XILINX moden Sehingga kini, FPGA Xilinx berikut adalah yang paling menjanjikan: • Siri FPGA Virtex;
Penggunaan siri Xilinx FPGA lain yang sedang dihasilkan dalam perkembangan baharu tidak digalakkan. Oleh itu, kami tidak akan menganggap mereka. siri VIRTEX Siri FPGA merangkumi empat keluarga: Virtex, Virtex-E, Virtex-ll dan Virtex-ll Pro. Dikeluarkan pada akhir 1998, siri Virtex mengembangkan FPGA jenis FPGA tradisional dengan set ciri yang berkuasa untuk menyelesaikan cabaran reka bentuk sistem berprestasi tinggi. Siri FPGA menampilkan seni bina fleksibel yang terdiri daripada matriks blok logik boleh dikonfigurasikan (Blok Logik Boleh Dikonfigurasikan - CLB) yang dikelilingi oleh blok I/O boleh atur cara (Blok Input-Output - SE). Logik overdrive berdedikasi untuk aritmetik berkelajuan tinggi, sokongan pengganda khusus, rantaian berlatarkan untuk fungsi input tinggi, berbilang daftar/selak yang didayakan jam dengan tetapan dan set semula segerak/tak segerak, kelajuan keseimbangan bas dalaman tiga keadaan dan ketumpatan pembungkusan logik . Sistem hierarki elemen ingatan bagi litar mikro siri termasuk: memori teragih berdasarkan jadual carian empat input (4-LUT - Jadual Carian), dikonfigurasikan sama ada sebagai RAM 16-bit atau daftar anjakan 16-bit; memori blok terbina dalam (setiap blok dikonfigurasikan sebagai RAM dwi-port segerak) dan antara muka kepada modul memori luaran. FPGA siri ini menyokong kebanyakan piawaian I/O (teknologi SelectIO™), dan FPGA keluarga kemudiannya menyokong piawaian penghantaran isyarat pembezaan - LVDS (Isyarat Pembezaan Voltan Rendah), BLVDS (Bus LVDS), LVPECL (Pemancar Positif Voltan Rendah- Logik Berganding). Litar kawalan pemasaan terbina dalam berkelajuan tinggi disediakan. Reka bentuk dijalankan menggunakan pakej perisian ISE (Persekitaran Perisian Bersepadu) yang dijalankan pada PC atau stesen kerja: ISE BaseX, ISE Foundation, ISE Alliance. Cip siri Virtex dihasilkan dengan norma topologi 0,22-0,15 mikron dan metalisasi berbilang lapisan. Semua litar mikro siri ini 100% diuji kilang. Mari kita lihat dengan lebih dekat keluarga utama litar mikro yang termasuk dalam siri Virtex. Keluarga Virtex - cip FPGA generasi keempat selepas keluaran pada tahun 1984 FPGA pertama jenis ini. Buat pertama kalinya, litar mikro FPGA keluarga memungkinkan untuk melaksanakan bukan sahaja fungsi logik biasa, tetapi juga operasi yang masih dilakukan oleh produk khusus yang berasingan. Dengan kemunculan keluarga Virtex, FPGA telah beralih daripada kategori litar logik yang saling bersambung kepada kategori peranti boleh atur cara yang berfungsi sebagai pusat sistem digital. Ciri utama keluarga Virtex FPGA: prestasi tinggi (sehingga 200 MHz), kapasiti logik yang besar (50 ribu-1 juta pintu sistem), voltan bekalan teras 2,5 V, keserasian dengan bas PCI 66 MHz, sokongan untuk " fungsi hot swap" untuk Compact PCI (Jadual 1). Cip keluarga menyokong 16 piawaian I/O berprestasi tinggi, termasuk LVTTL, LVCMOS2, PCI33, PCI66, GTL/GTL+, SSTL, HSTL, AGP dan CTT, serta sambungan terus ke peranti KZBTRAM. Litar kawalan pemasaan terbina dalam termasuk empat modul DLL-Delay-Locked Loop terbina dalam dan empat rangkaian pengedaran jam kawasan luas dengan kenaikan tepi pantas serta 24 rangkaian jam tempatan. Setiap blok memori onboard dikonfigurasikan sebagai RAM 4Kb dwi-port segerak (jumlah kapasiti maksimum 128Kb). Jadual 1. Parameter litar mikro keluarga Virtex
Litar mikro keluarga dihasilkan mengikut teknologi CMOS 0,22-mikron dengan logam lima lapisan. Keluarga Virtex-E, dikeluarkan pada September 1999, adalah setanding dengan ciri dan sifatnya dengan ASIC khusus. Cip FPGA keluarga direka untuk pertukaran data dan sistem pemprosesan isyarat digital. Berbanding dengan litar mikro keluarga pertama, ia dicirikan oleh prestasi yang lebih tinggi (frekuensi sistem sehingga 320 MHz) dan kapasiti logik yang lebih besar (lebih 2 juta pintu sistem, Jadual 2). Seperti keluarga sebelumnya, teknologi SelectIO™ menyediakan sokongan untuk berbilang piawaian I/O, termasuk, buat kali pertama, piawaian penghantaran pembezaan - LVDS, BLVDS, LVPECL. Cip keluarga menyokong 32/64-bit, 33/66-MHz PCI. Voltan bekalan teras ialah 1,8 V. Sistem ingatan tiga peringkat hierarki adalah sama dalam struktur seperti dalam keluarga sebelumnya. Tetapi kapasiti maksimum memori blok telah meningkat sebanyak 8,75 kali - sehingga 1120 kbit. Terdapat juga antara muka pantas kepada RAM prestasi tinggi luaran seperti 200MHz ZBTSRAM dan 200Mbps DDR SDRAM.
Oleh itu, dalam litar mikro keluarga ini, berbanding dengan Virtex, perkara berikut meningkat: • kapasiti logik setara (tiga kali);
Jadual 2. Parameter Cip Keluarga Virtex-E
Banyak rangkaian berprestasi tinggi dan sistem pemprosesan imej memerlukan sejumlah besar RAM. Sebagai tindak balas kepada ini, Xilinx pada awal tahun 2000 mengeluarkan versi keluarga Virtex-E dengan peningkatan kapasiti memori - Virtex-EM (XCV504E dan XCV812E). Jadual 3. Parameter cip dengan kapasiti memori blok yang meningkat bagi keluarga Virtex-EM
Litar mikro ini adalah platform yang berkesan dan boleh dipercayai untuk membina sistem pensuisan dengan kelajuan penghantaran 160 Gbit/s (Jadual 3). Daya tampung yang tinggi dicapai dengan meningkatkan volum memori blok dwi-port kepada 1 Mbit dan menggunakan dua lapisan (taburan isyarat atas dan jam) yang dibuat menggunakan teknologi kuprum dalam metalisasi enam lapisan. Keluarga Virtex II melaksanakan ideologi baharu untuk pembentukan platform FPGA, yang membolehkan FPGA menjadi komponen utama peranti digital. Pada satu cip keluarga Virtex-ll, anda boleh mencipta sistem digital yang kompleks dengan kapasiti logik sehingga 8 juta gerbang sistem. Pada masa yang sama, berbanding dengan litar bersepadu yang dibuat khas dengan fungsi yang sama, masa pembangunan dikurangkan dengan ketara. Keluarga Virtex-ll termasuk 11 litar mikro yang berbeza dalam kapasiti logik (Jadual 4). Jadual 4. Parameter utama FPGA keluarga Virtex-ll
Keluarga ini sesuai untuk reka bentuk kelas luas sistem berprestasi tinggi dengan tahap penyepaduan rendah dan tinggi, seperti peranti komunikasi data dan peranti pemprosesan isyarat digital. Cip keluarga Virtex-ll melaksanakan penyelesaian lengkap dalam bidang telekomunikasi, sistem rangkaian, komunikasi tanpa wayar, pemprosesan isyarat digital menggunakan antara muka dengan PCI, LVDS dan DDR. Contoh penyelesaian sedemikian ialah pelaksanaan pemproses PowerPC 405 dan MicroBlaze. Teknologi CMOS yang digunakan untuk penghasilan litar mikro dengan norma topologi 0,12-0,15 mikron dan lapan lapisan metalisasi memungkinkan untuk melaksanakan projek dengan kelajuan tinggi dan penggunaan kuasa yang rendah. Kapasiti logik litar mikro keluarga Virtex-ll ialah 40 ribu-8 juta pintu sistem pada cip, frekuensi jam dalaman melebihi 400 MHz, kadar pertukaran data lebih daripada 840 Mbps setiap satu pin input-output. Jumlah memori yang diedarkan mencapai 1,5 Mbit, memori terbina dalam, yang dilaksanakan pada blok RAM dwi-port dengan kapasiti 18 kbit setiap satu, ialah 3 Mbit. Antara muka kepada modul memori luaran seperti DDR-SDRAM, QDR™-SRAM dan RAM Sigma disediakan. Litar mikro keluarga mengandungi blok pengganda 18x18 bit, sehingga 93184 daftar / selak dengan pembolehan jam dan tetapan dan set semula segerak / tak segerak, dan 93184 penjana fungsi (4-LUT). Kawalan masa disediakan oleh sehingga 12 modul kawalan pemasaan (DCM) dan 16 pemultipleks jam global. Menyediakan penalaan halus tepi jam, pendaraban kekerapan, pembahagian frekuensi, anjakan fasa resolusi tinggi dan perlindungan EMI. Teknologi Active Interconnect yang digunakan memungkinkan untuk mendapatkan struktur penghalaan bersegmen generasi keempat dengan kelewatan yang boleh diramal yang tidak bergantung pada faktor fanout output. Sehingga 1108 blok I/O boleh diprogramkan pengguna, 19 kutub tunggal dan enam piawaian I/O pembezaan menyokong kebanyakan piawaian isyarat digital. Daftar masuk dan keluaran kadar data berganda terbina dalam menyediakan isyarat LVDS pada 840 Mbps. Kapasiti arus boleh atur cara - 2-24 mA setiap output. Impedans setiap blok I/O boleh diprogramkan. Cip Virtex-ll serasi dengan bas PCI-133/66/33 MHz. Terdapat lima mod pemuatan konfigurasi. Penyulitan jujukan konfigurasi dijalankan mengikut piawaian TRIPLE DES, sokongan konfigurasi - mengikut piawaian IEEE 1532. Konfigurasi semula separa mungkin. Voltan bekalan teras kristal ialah 1,5 V, unit input-output - 1,5-3,3 V, bergantung pada standard isyarat yang diprogramkan. Cip dihasilkan menggunakan teknologi CMOS dengan piawaian reka bentuk 0,15 µm (panjang saluran transistor berkelajuan tinggi ialah 0,12 µm) dan lapan lapisan metalisasi. Keluarga Virtex-ll Pro direka bentuk untuk mencipta sistem berdasarkan teras IP pintar dan modul boleh parameter tersuai. Litar mikro keluarga dioptimumkan untuk pelaksanaan penyelesaian lengkap dalam bidang telekomunikasi, komunikasi tanpa wayar, rangkaian, video dan pemprosesan isyarat digital. Buat pertama kalinya, seni bina cip menampilkan transceiver berbilang bit RocketIO dan teras pemproses PowerPC. Ia dihasilkan menggunakan teknologi CMOS dengan norma topologi 0,13 mikron dan metalisasi tembaga sembilan lapisan, yang memungkinkan untuk mengurangkan saiz kristal dan penggunaan kuasa berbanding cip siri sebelumnya. Jadual 5. Parameter utama FPGA bagi keluarga Virtex-ll Pro
Seni bina matriks Virtex-ll dan Virtex-ll Pro adalah sama. Kebanyakan ciri teknikal juga bertepatan (Jadual 5). Perbezaan antara kerepek kedua-dua keluarga adalah seperti berikut: • had voltan bekalan persisian yang lebih rendah: 2,5 V berbanding 3,3 V untuk siri Virtex-ll;
Siri Virtex-ll Pro ialah keluarga FPGA pertama FPGA yang menampilkan transceiver RocketIO terbina dalam dan teras pemproses PPC405. RocketIO ialah transceiver bersiri dupleks penuh (SERDES) yang menyokong sambungan daripada 2 hingga 24 saluran dengan lebar jalur dari 622 Mbps hingga 3,125 Gbps. Kadar pemindahan data dua arah -120 GB / s. Dalam setiap saluran, gelung maklum balas dalaman adalah mungkin. Transceiver mempunyai ciri seperti penjanaan dan pemulihan jam terbina dalam (CDR), penyamaan frekuensi mengikut sisipan/pemadaman aksara, persempadanan koma boleh atur cara, antara muka dalaman 8-, 16- atau 32-bit, pengekod 8-/10-bit, dan penyahkod. RocketIO serasi dengan Fiber Channel, Gigabit Ethernet, protokol penghantaran 10 Gb Attachment Unit Interface (XAUI) dan transceiver jalur lebar. Penamatan penerima/pemancar dalaman boleh dikonfigurasikan pengguna ialah 50/75 ohm. Lima tahap voltan pembezaan keluaran disediakan, empat tahap pra-penekanan boleh dipilih. Voltan bekalan pemancar 2,5 V. Unit pemproses PowerPC ialah teras terbenam dengan kekerapan jam sehingga 400 MHz dengan seni bina Harvard, laluan penghantaran data saluran paip lima peringkat dan perkakasan darab/bahagi. Blok ini juga mengandungi tiga puluh dua daftar tujuan umum 32-bit, arahan dwiarah bersekutu dan cache data dengan kapasiti 16 Kb setiap satu, blok pengurusan memori, Penimbal Pandang Kesisi Terjemahan (TLBs) 64-input, khas atas-papan antara muka ingatan. Saiz halaman boleh berbeza dari 1K hingga 16 Mbps. Terdapat pemasa terbina dalam. Unit pemproses menyokong seni bina bas IBM CoreConnect, nyahpepijat dan operasi surih. Penggunaan kuasanya rendah: 0,9 mW/MHz. Siri Virtex FPGA berdasarkan teknologi perindustrian termaju, menampilkan prestasi tinggi dan kecekapan kos, merupakan salah satu jenis utama litar logik boleh atur cara yang digunakan oleh pembangun di seluruh dunia. Dan sejak dikeluarkan pada Mac 2002, Xilinx telah menghantar lebih 100 teras PowerPC berdasarkan cip FPGA Virtex-ll Pro. Pengarang: M. Kuzelin; Penerbitan: cxem.net
Mesin untuk menipis bunga di taman
02.05.2024 Mikroskop Inframerah Lanjutan
02.05.2024 Perangkap udara untuk serangga
01.05.2024
▪ Papan penilaian untuk pecutan MEMS XNUMX dan XNUMX paksi ▪ Paparan biodegradasi untuk elektronik hijau ▪ Sumber tenaga hidrogen autonomi dalam reka bentuk kontena untuk penghantaran ▪ Terbongkar sebab bau segar hutan selepas hujan
▪ bahagian tapak Makmal Sains Kanak-kanak. Pemilihan artikel ▪ artikel oleh Henry Ward Beecher. Kata-kata mutiara yang terkenal ▪ Artikel Mirth. Legenda, penanaman, kaedah aplikasi ▪ artikel Pengatur voltan pampasan terma. Ensiklopedia elektronik radio dan kejuruteraan elektrik
Laman utama | Perpustakaan | artikel | Peta Laman | Ulasan laman web
www.diagram.com.ua | |||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
Lihat artikel lain bahagian 
Berita terkini sains dan teknologi, elektronik baharu:
Semua bahasa halaman ini